반도체 설계 전문 인력 양성 지원 협약 체결
28나노 이어 130나노 BCDMOS 공정 추가
삼성전자가 국내 반도체 전공 학생들을 위해 전력관리와 통신용 칩 제조 실습 지원을 확대하기로 했다. 학생들은 수천만 원이 소요되는 실습을 더욱 활발히 할 수 있어 반도체 칩 설계와 생산 경험을 키울 수 있을 전망이다.
카이스트(KAIST)는 삼성전자와 반도체 설계 전문 인력 양성을 지원하기 위한 ‘130나노 BCDMOS 공정 지원' 협약을 23일 체결한다고 밝혔다. BCDMOS(복합고전압소자: Bipolar-CMOS-DMOS)는 전력 관리 응용 분야에 적합한 공정으로 주로 사물인터넷(IoT) 장치, 모바일 기기, 웨어러블 디바이스 등의 저전력 및 무선 통신 시스템 분야 설계에 사용된다.
이번 협약을 계기로 카이스트는 기존 삼성전자가 제공하던 28나노 로직 공정에 이어 130나노 BCDMOS 8인치 공정에서 올해부터 반도체 전공 석·박사 과정 학생들이 칩을 제작할 수 있을 것으로 기대했다. 올해에만 하반기 20개 팀을 시작으로 내년부터 2년간 상하반기 각 20개 팀이 칩 제작에 참여할 수 있다. 카이스트에 따르면 올해 제공된 28나노 공정에는 30개 대학 160개 팀, 800여 명의 학생이 칩을 제작하고 있다.
반도체 칩 제작은 대학원생들이 이론으로 설계한 도면을 실제 웨이퍼에 구현해 실물을 만드는 중요한 과정이지만 한 장의 웨이퍼 제작 비용이 최소 3000만원 이상이어서 기업이나 정부의 지원이 없이는 칩 제작을 경험하기 어렵다.
박인철 KAIST IDEC 소장은 “삼성전자의 130나노 BCDMOS 공정 지원은 해당 분야를 연구하는 대학에 실질적인 제작 기회를 제공해 연구 성과를 향상하는 데 크게 기여할 것으로 기대된다”고 말했다.
23일 오후 카이스트 IDEC 동탄교육장에서 열리는 협약식에는 박인철 소장과 박상훈 삼성전자 상무 등 양 기관의 주요 인사들이 참석한다. 협약식과 함께 2024년 하반기 130nm BCDMOS 공정에 참여하는 13개 대학의 19개 팀을 대상으로 설계설명회도 개최된다.
백종민 기자 cinqange@asiae.co.kr
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